前言：技术讲完了，最后看看牌桌上坐着谁这个系列写了十二篇，我们一直在讲”技术”：DRAM 用一个电容加一个晶体管存住一个 bit，TSV 像电梯井一样打穿芯片，HBM 把内存叠成高楼，HBF 再用 NAND 把容量和成本一起拉下来。 但技术从来不在真空里竞争。每一条技术路线的背后，都站着几家巨头、若干标准组织和一串利益同盟。 最明显的线索就藏在本系列里：HBM 的标准挂在 JEDEC 名下，HBF 却选择了 OCP。这不只是”投稿地址”不同，而是两种产业玩法的分野。 所以系列收官之前，我们把镜头拉到最远：不看芯片，看牌桌。 一、两大市场：千亿量级的牌局存储芯片不是小生意，全球市场主要由两块构成： DRAM：数千亿美元级的年市场——就是”内存”这门生意。2026 年二季度单季已超过 1400 亿美元。 NAND Flash：千亿美元级的年市场——SSD、存储卡、U 盘背后的闪存生意。 这两门生意有个共同的脾气：强周期。行情一紧，全行业扩产；扩产过头，价格崩盘；跌穿成本线，厂商砍产能；供给一收缩，价格又起飞——像”猪周期”一样循环往复，几年一轮。 一句话：存储厂商的日子是”几年...

前言：带宽的尽头，是接口系列写到第十二讲，各篇文章里陆续冒出过一堆接口名词：UCIe、JEDEC 专用接口、DDR、PCIe、CXL、ONFI、Toggle…… 它们像一套没人解释过的行业黑话，每次出场都默认你认识。这一讲，我们把这些名词一网打尽，收拢成一张地图。 为什么值得专门写一篇？回忆一下 004 讲过的那条公式：带宽 = 位宽 × 频率。而位宽能用多少根线、每根线能跑多快，不是芯片自己说了算，是接口规范说了算。 接口就是存储世界的”插头标准”——芯片再强，插头不配，一切白搭。而插头长什么样，归根结底由一个更朴素的物理量决定：数据要跑多远。 一、按物理距离分类：组织这张地图的主线这么多接口怎么理？最好的组织方式不是字母表，而是物理距离——从毫米不到的封装内部，到厘米级的主板走线，再到 SSD 内部芯片之间的引脚。 按物理距离分层的接口地图：封装内、主板级、设备级 道理不复杂：距离越短，信号衰减越小、频率越容易拉高、线也越容易铺多。所以最快的接口，都藏在离计算芯片最近的地方；而越远的连接，越只能靠”量大管饱”取胜。 打个比方，同样是送快递： 封装内...

前言：同一栋楼里的不同楼层第一讲我们就埋了个问题：HBM 和 HBF，名字只差一个字母，到底是什么关系？是新旧替代，还是同行冤家？ 先把结论放在最前面：它们是同一栋楼里的不同楼层。 HBM 在顶楼——离计算芯片最近、最快、也最贵；HBF 在中间楼层——容量大一个量级、预计便宜一个量级。住户（数据）按需上下楼，楼里缺了哪层都不好住。 这一讲，我们把这两层彻底对比清楚：技术参数、工作负载、背后的阵营，一个都不放过。 一、内存墙：一切的起点要理解为什么需要”两层楼”，得先认识一堵看不见的墙：内存墙（Memory Wall）。 过去几十年，处理器算力基本一路狂奔，而内存带宽的增长慢得多。两条增长曲线像一把不断张开的剪刀： 算力每代翻倍再翻倍； 带宽每代只挪一小步。 剪刀张到今天，算力大量时间在等数据——这堵墙就是这么砌起来的。而 AI 大模型的出现，把剪刀口撕得更大：上千亿参数要在毫秒间搬来搬去，带宽成了木桶最短的那块板。 一个直观的画面：超级引擎（算力）配了条乡间小道（带宽），油门踩到底，车也快不起来。业界管这叫”算力饥饿”——芯片大部分时间不是在算，而是在等。 行业对这堵墙有三种...

前言：技术成立，不等于生意成立前面九讲，我们把 HBF 从里到外拆了个遍：NAND 堆叠、TSV、三档带宽、UCIe 接口。结论是：技术上成立。 但历史上倒下的技术里，死于”做不出来”的，远少于死于”没人用”的。一项新存储要活下来，还必须回答一个更刁钻的问题： 它到底解决了谁的、什么痛点？痛到愿意掏钱吗？ HBF 的答案押在 AI 推理（Inference） 上。训练是一次性投入，推理却是天天开门营业的持续成本——电费、折旧、扩容，每一项都在逼运营方抠成本。而如今的推理服务商，正被三个痛点夹着打：模型装不下、缓存撑不住、带宽买不起。 这一讲，我们一个个算账。 一、痛点一：模型装不下推理时，芯片身边流动着三类数据：权重（Weights）、KV Cache（键值缓存）、激活（Activations）。先看全景，再算大账。 推理时的三类数据：权重量最大、KV Cache 增长最快、激活只在芯片里转瞬即逝 先算权重这本账，规则很粗暴：参数量 × 每参数字节数。以 FP8（每参数约 1 字节）量化为例，所有参数都得常驻内存、随叫随到： 70B 模型：约 70 GB； ...

前言：把 HBF 拆开看第一篇里我们认识了 HBF，一句话：“NAND 版的 HBM”——把 NAND 用 TSV 垂直堆叠、贴近计算芯片、用宽接口喂饱 AI。上一篇又盘了 NAND 的家底：容量大、便宜、非易失，但写慢、寿命有限、读延迟比 DRAM 高约两个数量级。 现在，规范来了。第一篇写 HBF 时，它还是一条新闻；规范发布后，它就从”概念”变成了”图纸”——堆几层、怎么连、跑多快，全都有了白纸黑字的答案。 这篇我们把规范拆开，对着三个问题看：堆叠怎么堆？接口为什么选 UCIe？带宽三档怎么来的？ 一、规范速览先把要点列全： HBF 首个标准规范 发布：2026 年 8 月 4 日，FMS 2026（未来存储大会），SK 海力士与闪迪（SanDisk） 联合发布 公开方式：通过 OCP（开放计算项目） 以开放规范形式公开 堆叠：8 层或 16 层 NAND 容量：单堆栈最高 512 GB 带宽：Grade 1~3 三档，覆盖约 0.4~3.0 TB/s 接口：UCIe，连接 CPU/GPU 等计算芯片 另含：堆叠制程互连与电气特性、封装可靠性与制程指...

前言：该进”仓库”看看了前面几篇，我们把 DRAM 和 HBM 摸了个透：它们是计算芯片身边的”工作台”，快是快，但贵、容量小、一断电就忘事。 而 HBF 的主角——NAND Flash——就是第一篇里那个”仓库”：容量大、便宜、断电不丢数据。想真正理解 HBF 为什么这么设计，得先弄明白这座仓库本身：货（数据）怎么存、怎么摆、为什么便宜、又慢在哪。 这篇是 NAND 入门：只讲主干，把读者领进门。涉及物理细节和深入话题（浮栅结构、Vth 分布、Read Level、接口 Training 等），这篇点到为止，后续再开专题细聊。 一、一个 bit 怎么存：浮栅里的电子NAND 存 1 个 bit 的最小单元叫 Cell（存储单元），本体是一颗浮栅晶体管（Floating-gate MOSFET，FGMOS）：在普通晶体管的栅极里，多加一层”悬浮”的浮栅（Floating Gate）。往里注入电子，电子就被困在里面——不供电也跑不掉，这就是”非易失”的来源。 电子的多少会改变晶体管的阈值电压（Vth）：浮栅里电子越多，Vth 越高，晶体管越难导通。读取时施加一个判断电压，看导通与否...

前言：地基打好了，开始盖楼上一篇把 TSV 这部”电梯”的施工方案讲完了。地基有了，这一篇看 HBM 这栋楼是怎么盖起来的：内部结构长什么样、五代标准怎么演进、为什么快、又卡在哪。 一、HBM 结构解剖：一摞饼干 + 一块托底把一个 HBM 堆栈（Stack） 切开看，从上到下是： HBM 堆栈详细剖面：多层 DRAM Die + 底部逻辑 Die，TSV 贯穿、微凸点层层连接，整个堆栈躺在中介层上紧挨 GPU N 层 DRAM Die：垂直堆叠的 DRAM 芯片，薄得像饼干，层数从早期的 4 层一路加到 16 层； 逻辑 Die（Logic Die）：垫在最底下的一层特殊芯片，放着接口电路（PHY）和测试电路——对外的高速接口只做一份，DRAM Die 保持纯粹，堆多少层都不用重复； TSV：贯穿所有 DRAM Die 的铜柱”电梯井”，把各层数据引到逻辑 Die； 微凸点：层与层之间的”垫脚”，最底下再通过一排微凸点落到中介层上。 整个堆栈躺在中介层上、紧挨着 GPU——这就是第一篇那张示意图的”施工版”。 这个设计聪明在哪？分工：DRAM Die 只管存...

前言：该造电梯了第一篇介绍 HBM 时打过个比方：TSV 像”电梯井”，从上到下打穿整栋”芯片楼”，让数据不必绕远路。 上一篇我们钻进了 DRAM 芯片内部，看清了 Bank 和行缓冲；这一篇把镜头拉远，看芯片和芯片之间怎么连接——这部”电梯”到底是怎么造出来的。 一、为什么要”立起来”第一篇讲过”平铺的天花板”，这里换个角度再收敛一次。传统封装里，芯片之间靠基板上的金属走线相连，三大限制绕不开： 引脚数：想要宽接口就要几千个引脚，芯片边缘和封装根本摆不下； 走线长度：封装和主板上的走线动辄几厘米，越长越难提速； 信号完整性：线一多、频率一高，串扰、反射全来了，信号会”糊”。 其实”把芯片摞起来”的想法很早就有，老办法叫引线键合（Wire Bonding）：用细金线把上层芯片的焊盘和下层连起来。 问题在于：金线只能从芯片边缘引出，就像”只能从楼顶四角垂绳子”——数量有限（几百根基本到顶）、线是毫米级的弧线、寄生电感大，频率一高信号就”甩尾”。靠它做出上千位的接口？物理上没戏。 后来出现的倒装焊（Flip Chip） 算半个改进：芯片正面朝下、用凸点直接连基板，引脚不再挤在边缘...

一、SCA 是什么：一分钟看懂想象一条单向单车道的高速公路（传统 NAND 接口）：货车（数据）要过，客车（命令/地址）也要过，全挤在 DQ[7:0] 这 8 根线上轮流走。车道限速提得再高（IO 速度提升），客车还是得一辆辆排队过——车流中客车占比太高，数据”有效运力”就上不去。落到真实芯片上就是：NAND IO 速度一提再提，命令/地址传输时间却没能同步缩短，IO 效率反而被拖垮，成了存储性能的瓶颈。 SCA（Separate Command Address，命令地址分离）就是在旁边加修一条专用辅道（CA[1:0] 两根线）：客车全走辅道，主道只跑货车。 传统 NAND 接口 vs SCA 接口 这样多通道（way-interleaving）工作时：A 芯片在主道卸货的同时，B、C、D 芯片的”报单”已经在辅道上办完了——命令传输时间被”藏”进了数据传输时间里，总时间开销明显缩短。 一句话：SCA 把控制面（命令/地址）和数据面（页数据）彻底分开，控制面走 CA 总线，数据面仍走 DQ/DQS。新一代 NAND 产品陆...

前言：把内存芯片拆开看上一篇把带宽的账算清了：带宽 = 位宽 × 数据率。公式很简单，但结尾留了个悬念——位线、字线、Bank、行缓冲，内存条内部到底是怎么组织的？延迟到底花在哪？ 这一篇就打开内存芯片的外壳，看看里面的组织方式：Bank、行缓冲、三步访问时序、刷新，最后再把 SDRAM 到 DDR5 二十多年的演进史串一遍。 看完你会明白两件事：为什么内存延迟是几十纳秒而不是零；为什么每一代 DDR 都能”莫名”翻倍提速。 一、芯片内部：一座分阅览室的图书馆一颗 DRAM 芯片并不是一整块大阵列，而是切成了多个 Bank（存储库）——每个 Bank 都是一个独立的小阵列，自带一套行译码器（Row Decoder） 和灵敏放大器（Sense Amplifier），可以独立干活。 DRAM 芯片的组织方式：多个独立 Bank，每个 Bank 是行 × 列的单元矩阵，打开一行后整行数据进入行缓冲 再把一个 Bank 放大看：它就是第一篇讲过的 1T1C 单元排成的行 × 列矩阵。 字线（Word Line）：接一行单元的晶体管栅极，由行译码器驱动——选中一...